この研究は、シリコン・オン・インシュレーター(SOI)技術基板上のナノ構造α石英カンチレバーの微細加工に関する詳細なプロトコルを、ディップコーティング法による石英膜のエピタキシャル成長から始め、ナノインプリントリソグラフィを介した薄膜のナノ構造化に関する詳細なプロトコルを提示する。

本研究では、第1の圧電ナノ構造エピタキシャル石英系マイクロカンチレバーの詳細なエンジニアリングルートを示す。材料からデバイス製作までのプロセスのすべてのステップを説明します。SOI(100)基質上のα石英膜のエピタキシャル成長は、ストロンチウムドープシリカゾルゲルの調製から始まり、室温で大気条件下でのディップコーティング技術を用いた薄膜状のSOI基板へのこのゲルの堆積に続く。ゲルフィルムの結晶化の前に、ナノインプリントリソグラフィ(NIL)によりナノ構造がフィルム表面上に行われる。エピタキシャルフィルムの成長は1000°Cで到達し、パターン化されたゲルフィルムの完全な結晶化を誘発する。水晶晶カンチレバー装置の製造は、微細加工技術に基づく4段階のプロセスです。プロセスは石英表面を形作り、それから電極のための金属の堆積がそれに続くから始まる。シリコーンを取り外した後、シリコンとクォーツの間にSiO2を除去するSOI基板からカンチレバーが放出される。装置の性能は非接触レーザーのバイブロメーター(LDV)および原子間力顕微鏡(AFM)によって分析される。製造されたチップに含まれる異なる片持ち体の寸法の中で、この研究で分析されたナノ構造の片持ち体は、大きく40μm、長さ100μmの寸法を示し、600 nmの厚いパターン石英層(ナノピラー直径と分離距離400nmと1μm)で製造されたエピタキシマを2μm厚いSi層上で成長させた。測定された共振周波数は267kHzであり、機械的構造全体の推定品質因子Qは低真空条件下でQ~398であった。両技術(すなわち、AFM接触測定とLDV)でカンチレバーの電圧依存性直線変位を観察した。従って、これらの装置が間接圧電効果を通じて活性化できることを証明する。

圧電特性を有する酸化物ナノ材料は、MEMSセンサやマイクロエネルギーハーベスタ、ストレージ^1、2、3などのデバイスを設計する上で極めて重要です。CMOS技術の進歩に伴い、高品質エピタキシャル圧電フィルムとナノ構造体をシリコンにモノリシックに統合することが、新しい新規デバイス⁴を拡大する対象となる。また、高性能を実現するためには、これらの装置の小型化をより大きく^{制御することが求められる}。電子、生物学、医学における新しいセンサーアプリケーションは、マイクロおよびナノファブリケーション技術^7、8の進歩によって可能^{になります}。

特に、α石英は圧電材料として広く使用されており、優れた特性を示し、ユーザーは異なる用途に作製することができます。エネルギー収穫の適用面積を制限する低い電気機械結合係数を有するが、その化学的安定性および高い機械的品質因子は、周波数制御装置およびセンサ技術の有力な候補^となる9.しかし、これらのデバイスは、デバイス製造¹⁰に対して所望の特性を有するバルク単一水晶結晶からマイクロマシン加工された。水晶の厚さは、デバイスから最も高い共振周波数を得ることができるように構成されるべきであり、今日では、最も低い達成可能な厚さは^10μm11である。これまでに、ファラデーケージ斜めエッチング¹¹などのバルク結晶をマイクロパターン化する技術、レーザー干渉リソグラフィ^12、および集光イオンビーム(FIB)13が報告された。

近年、シリコン基板(100)へのエピタキシャル成長(100)α のエピタキシャル成長の直接的およびボトムアップ統合(100)は、化学溶液沈着^(CSD)14,15によって開発された。このアプローチは、前述の課題を克服し、将来のセンサーアプリケーションのための圧電ベースのデバイスを開発するための扉を開きました。シリコン基板上のα石英フィルムの構造を調整し、膜¹⁶の質感、密度、厚さを制御することができた。α-quartzフィルムの厚さは数百ナノメートルからミクロンの範囲に拡張され、バルク結晶上のトップダウン技術によって得られたものよりも10〜50倍薄くなっています。ディップコーティング堆積条件の最適化、湿度および温度は、トップダウンリソグラフィ技術¹⁷の組み合わせにより、連続的なナノ構造結晶石英膜と完全なナノインプリントパターンの両方を達成することを可能にした。具体的には、ソフトナノインプリントリソグラフィ(NIL)は、低コスト、大規模な製造およびベンチトップ機器ベースのプロセスです。トップダウンとボトムアップのアプローチを組み合わせたソフトNILの適用は、ピラー径、高さ、およびピラー間距離を正確に制御するシリコン上でエピタキシャル石英ナノピラーアレイを生成する鍵です。さらに、生体用途に用いたホウケイ酸ガラス上の制御された形状、直径、および周期性を有するシリカナノピラーの製造を、エピタキシャル石英薄膜¹⁸のソフトNILのカスタマイズを行った。

これまで、圧電ナノ構造α石英MEMSのオンチップ統合は不可能でした。ここでは、材料からデバイス製作までの詳細なエンジニアリングルートを描きます。我々は、SOI^基板上 に圧電石英カンチレバーを放出する材料合成、ソフトNIL、及び微細加工のための全てのステップを説明し、いくつかの特性評価結果を有する圧電材料としての応答を議論する。

1. ソリューションの準備

1. 前加水分解テトラエチルオルソケイ酸塩(TEOS)18時間前に、ラボバランスと磁気スターラーが配置されたヒュームフードでゲルフィルムを製造する前に溶液を調製する。
   1. ポリエチレングリコールヘキサデシルエーテル(Brij-58)とエタノール23.26gを50mLボトルに加え、ボトルの蓋を閉め、Brijが完全に溶解するまでかき混ぜます。
   2. ステップ1.1.1でフラスコにHCl 35%の1.5gを加え、閉じて20sをかき混ぜます。
   3. ステップ1.1.2のフラスコに4.22gのTEOSを加え、閉じて18時間かき混ぜます。
2. 成熟した溶液がSr塩の形態で再沈殿しやすいため、ゲルフィルムの製造直前に^Sr2+ の1M水溶液の調製が行なわれます。
   1. 10 mLの体積フラスコにSrCl_2・6H2Oの2.67 gの重量を量る。
   2. ステップ1.2.1でフラスコに10mLまでの超純水(例えば、ミリ-Q)を加え、プラスチックキャップでフラスコを閉じ、フラスコを軽く振って塩化ストロンチウムを溶かします。
3. ステップ1.1で調製した溶液を含む10mLボトルに^Sr2+ の1M水溶液の275μLを加え、10分間攪拌します。

2. ポリジメチルシロキサン(PDMS)テンプレートの作成

1. ステップ1.3以降のPDMS溶液の調製。
   1. 硬化剤の1部をビーカーの10部をバランスに混ぜます。気泡の均質な分布を得るまでガラススティックで混合物をかき混ぜ、真空チャンバーでそれを取り除きます。
2. PDMS ソリューションを使用してシリコン マスターを複製します。この作品では、直径、高さ、分離距離が1μmの柱で構成されたシリコンパターンマスターを使用しました。
   1. 構成された表面をプラスチックボックスに盛り付けたシリコンマスターを置き、PDMS溶液で箱を満たします。
   2. プラスチックボックスを70°Cで2時間炉に導入し、固体PDMSテンプレートを取得します。
   3. PDMS テンプレートとシリコン マスターを分離します。刃を使用して、希望のサイズにPDMSテンプレートをカットし、きれいなボックスに保管します。

3. ディップコーティングによるSOI(100)基材上のゲルフィルム堆積

1. 基板の作製
   1. ダイヤモンドチップを使用して、2/0.5/0.67 μm(Si/SiO₂/Si)の厚さを持つ2インチのpタイプSOIウエハを、ウエハフラットに平行または垂直に切り取って、2cm x 6cmサイズの基板を用意します。シリコンデバイス層の導電率は、1 ~ 10 Ω/cm である必要があります。
   2. 可能なポリマー残基を排除するために、ピラニア溶液中に20分間の基質を導入します。
   3. DI水で洗浄し、エタノールで洗浄し、乾燥させるか、窒素の流れを使用します。この手順は、ステップ 1.3 の直後に実行する必要があります。
2. 前加水分解テトラエチルオルソケイ酸塩(TEOS)、Brij-58スルファクタントおよび_SrCl2 6H2Oを含有する溶液の沈着。
   1. 均質なシリカフィルムを得るために、ディップコーターのチャンバーを相対湿度40%および25°Cの温度で条件下にセットします。
   2. ディップコーターアームからぶら下がっているSOI基板の下に約5cm x 1 cm x 8 cmのサイズのビーカーを置き、浸漬と離脱時に300mm/minの速度でディップコーティングシーケンスを確立します。浸漬時間(最終位置の時間)をゼロに設定します。
   3. ステップ1.3で調製した溶液でビーカーを充填し、相対湿度温度が安定するまで待つ、すなわち、それぞれ40%および25°C。
   4. 単一のディップコーティングを行い、フィルムが均一になるまで待ちます。
   5. SOI基板を450°Cの炉に5分間導入し、200nmの厚さを得るゲルフィルムのコンシレーションを行います。
   6. ステップ 3.2.3 と 3.2.4 をさらに 2 回繰り返して、約 600 nm の厚さのフィルムを製造します。溶液の安定性を確保するために、1時間で繰り返し処理を行う必要があります。

4. 軟刷リソグラフィによる表面マイクロ/ナノ構造

1. 相対湿度40%と25°Cの温度の条件下でフィルム表面にマイクロ/ナノ構造を調製します。
   1. ステップ 3.2.3 を繰り返して、SOI基板に新しいフィルムを堆積させます。
   2. ステップ3.2.1の後にSOI基板を平らな表面に置き、ソルゲルが蒸発している間、ステップ2.2で調製したPDMS金型をSOI基板に置きます。
   3. PDMSモールドを用いたSOI基板を炉内に70°Cで1分間置き、2分2分で140°Cに入れます。その後、冷却するためにそれを残します。
   4. PDMSモールドを取り外し、SOI基板上にマイクロ/ナノ構造のゲルフィルムを得る。
   5. SOI基板を450°Cの炉に5分間導入し、高さ600nmのマイクロ/ナノ構造ゲルフィルムを統合します。

5. 熱処理によるゲルフィルムの結晶化

1. SOI上のゲルフィルムの熱処理(100)。
   1. 室温から1000°Cまで加熱する管状炉をプログラムします。
   2. セラミックボートに入れた試料を、1000°Cの炉に5時間導入します。炉を空気で飽和させるために、熱処理全体の間に管状の作業管を覆わないで下さい。最後に、プログラムされたランプなしで炉を冷却することによって室温に達する。

6. リソグラフィマスクレイアウトの設計

このプロセスで使用されるマスクは、エピタキシャルナノ構造石英を用いたSOI基板上のデバイス製造用に特別に設計されています。すべての製造プロセスは、石英側で行われます。マスクは、負のトーン抵抗を各ステップで使用する必要がある方法で設計されました。マスクは、以下で説明する 4 つの異なる手順で構成されています。

1. クォーツをパターン化して、カンチレバーの形状と30 μm x 30 μmの正方形の接触面積を決定します。例えば、120 μm x 160 μm領域の40 μm x 100 μmサイズの長方形のカンチレバー面積は負のレジストで保護され、残りはシリコン層までエッチングされます。
2. 上部と下部の電極を実現します。上部電極は長方形のカンチレバー領域にパターン化され、底部電極は30 μm x 30 μmのエッチング領域の厚さ2μmのシリコン層にパターン化されています。上部接触の幅はパターン化された片持ち面積より4μm小さく、底部の接触のサイズはステップ1の30μm x 30μm角形状のエッチング領域よりも大きい。
3. 四角形のカンチレバーの周りに120 μm x 160 μmのU字型の領域のすべての2 μmの厚さのシリコン層をエッチングします。エッチングされた領域は再びU字型ですが、最後のステップでHF攻撃から片持ち面積を保護するために両側から4 μm小さい。
4. SiO₂のBOEエッチングでカンチレバーを解放する。保護された片持ち面積は、実際のカンチレバー面積よりも2 μm大きい。最も重要な部分は、カンチレバーの表面とブランクを保護することです。

7. ピラニア溶液を用いてカンチレバー微細加工工程用の石英サンプルの洗浄

1. 過酸化水素10mL(H2O2)を20mLの硫酸(H2_SO4)に周囲温度でゆっくりと加えてピラニア溶液を調製します。この混合物は熱反応を作成します。
   1. すべての有機残基を洗浄するために、この溶液内に10分間サンプルを入れます。
   2. サンプルをDI水ですすい、窒素で乾燥させます。

8. ステップ 1: クォーツ薄膜の片持ち形状のパターニング

1. 初のリソグラフィプロセス
   1. サンプルをアセトン、IPAですすいで、乾いた窒素を吹き飛ばします。
   2. 140°Cのホットプレートにサンプルを10分間除湿します。
   3. AZ2070マイナスフォトレジストを4000 rpmの速度で30sスピンします。
   4. ホットプレートにサンプルを置き、115°Cで60sのソフトベークを行います。
   5. サンプルを37.5 mJ.cm-2 UV線量で5sに公開します。
   6. 115°Cで60sの場合は、サンプルをホットプレートに置き、露光後焼きします。
   7. MIF 726開発者で周囲温度で100sの開発を開発し、その後DI水ですすいで乾燥窒素を吹きます。期待される厚さは5.5 μmです。
   8. 125°Cのホットプレートにサンプルを10分間置き、レジストをハードベークします。
2. 石英層の反応性イオンエッチング(RIE)
   1. RIEを使用して、ガス流量60 sccm CHF 3、20sccm 0_2、および100W RF電力で10sccm Arを使用してシリコン層まで石英をエッチングする。
3. レジスト残差のクリーニング
   1. 流速90 sccm 0₂ で5分間プラズマで洗浄します。
   2. 最初の洗浄工程が不十分な場合は、すべてのレジストが取り除かれるまで、サンプルを80°CのムーバーPGに残します。
   3. 次いで、試料をピラニア溶液(硫酸H2SO4+過酸化水素_H2O2の10mLの20mL)に10分間入れる。 その後、DI水ですすい、窒素で乾燥させます。

9. ステップ2:底と上電極の実現

1. 第2のリソグラフィプロセス
   1. サンプルをアセトン、IPAですすいで、乾いた窒素を吹き飛ばします。
   2. 140°Cのホットプレートにサンプルを10分間除湿します。
   3. AZ2020マイナスフォトレジストを4000 rpmの速度で30sスピンします。
   4. ホットプレートにサンプルを置き、115°Cで60sのソフトベークを行います。
   5. 3 sの23.25 mJ.cm-2 UV線量でサンプルを公開します。
   6. 115°Cで60sの場合は、サンプルをホットプレートに置き、露光後焼きします。
   7. MIF 726現像液を周囲温度で50s開発し、DI水ですすいで乾いた窒素を吹き込みます。期待される厚さは1.7 μmです。
2. 上部および底部電極用の金属蒸着。
   1. 2.5 A/sで4 A/sと120 nmプラチナの速度で50 nmクロムを堆積させ、電子ビーム蒸発を^10-6 mbarで蒸着します。
3. 金属リフトオフ
   1. まずサンプルをアセトンに、次にIPAに残して、金属リフトオフが成功するまでお預けください。
   2. 光学顕微鏡でサンプルを確認し、必要に応じて、すべての金属が離陸するまで80°CのリムーバーPGにサンプルを残します。その後、DI水ですすいで、乾燥窒素を吹き飛ばします。
   3. ステップ9.3.2が十分でない場合は、サンプルをアセトンの超音波洗浄器に5分間入れます。この操作を必要な回数繰り返します。
   4. サンプルをアセトン、IPAですすい、窒素で乾燥させます。

10. ステップ 3: サンプルをエッチング Si(100) 層にパターン化する

1. 第3のリソグラフィプロセス
   1. サンプルをアセトン、IPAですすいで、乾いた窒素を吹き飛ばします。
   2. 140°Cのホットプレートにサンプルを10分間除湿します。
   3. AZ2070マイナスフォトレジストを2000rpmの速度で30sスピンします。
   4. ホットプレートにサンプルを置き、ソフトベークを115°Cで60sとします。
   5. サンプルを37.5 mJ.cm-2 UV線量で5sに公開します。
   6. サンプルをホットプレートに置き、露光後焼き115°Cで60sにします。
   7. MIF 726で周囲温度で110sの開発を行い、DI水ですすいで窒素で乾燥させます。期待される厚さは5.9 μmです。
   8. 125°Cのホットプレートにサンプルを10分間置き、レジストをハードベークします。
2. シリコン層の反応性イオンエッチング
   1. シリコン層を60sccm CHF3、20sccm02、10sccm Arのガス流量を100WRFパワーで使用するRIEを用いたSiO2層までエッチングする。
3. レジスト残差のクリーニング
   1. 最初に、90 sccm 0₂ の流量でプラズマで5分間洗浄します。
   2. すべてのレジストが取り除かれるまで、サンプルを80°CのムーバーPGに残します。その後、DI水ですすいで、乾燥窒素を吹き飛ばします。

11. ステップ4:SiO₂の湿式化学エッチングによるカンチレバーの放出

1. 第4回リソグラフィプロセス
   1. サンプルをアセトン、IPAですすいで、乾いた窒素を吹き飛ばします。
   2. 140°Cのホットプレートにサンプルを10分間除湿します。
   3. AZ2020マイナスフォトレジストを2000rpmの速度で30sスピンします。
   4. ホットプレートにサンプルを置き、115°Cで60sのソフトベークを行います。
   5. サンプルを37.5 mJ.cm-2 UV線量で5sに公開します。
   6. サンプルをホットプレートに置き、露光後焼き115°Cで60sにします。
   7. MIF 726で、周囲温度で65sに開発。DI水ですすいで、乾いた窒素を吹き飛ばします。期待される厚さは2.3μmである。
   8. 125°Cのホットプレートにサンプルを10分間置き、レジストをハードベークします。
2. SiO2層のエッチング液を緩衝した酸化物エッチング(BOE)
   1. BOE 7:1溶液をポリテトラフルオロエチレン(PTFE)ベースの容器に入れます。
   2. この溶液にサンプルを入れ、すべてのSiO₂ 層がカンチレバーの下にエッチングされるまで周囲温度にしておきます。その後、DI水ですすいで乾燥窒素を吹き飛ばします。
3. レジスト残差のクリーニング
   1. サンプルをアセトン、IPAですすいで、乾いた窒素を吹き飛ばします。
   2. 必要に応じて、プラズマの抵抗残差を90sccm_O2 の流量で5分間洗浄します。

材料合成とデバイスの製造の進捗状況( 図1参照)は、実際の画像で異なるステップを監視することによって模式的に描かれました。微細加工プロセスの後、電界放出走査電子顕微鏡(FEG-SEM)画像を用いてナノ構造片持ち体の態様を観察した(図2a-c)。2DマイクロX線回折は、カンチレバーの異なる積層層の結晶性を制御する(図2d)。また、電子回折技術とFEG-SEM画像を用いて石英柱の詳細結晶化を後方散乱電子モードで解析した(図2e-f)。単一の石英系圧電ナノ構造片持ち体の構造特性を、 図2g-iに示すように電柱の図とロッキング曲線を記録することによって行った。石英系圧電片持ち器の電気機械応答は、(i)レーザーを搭載したレーザードップラービブロメータ(LDV)の両方を使用して検出され、 光検出器と周波数発生器( 図2jを参照)および(ii)ロックインアンプ(LIA)のAC駆動出力がカンチレバーの上部電極と底部電極に供給され、AFMの光ビーム偏向システムで振動が記録される原子間力顕微鏡( 図2k,lを参照)。50 nm/Vの範囲の変位モードで、バイブロメーターが使用されていたことに注目してください。クォーツカンチレバーの逆圧電を作動させるために利用した周波数発生器は任意の波形発生器であった。

図1: デバイスの製造。一般概念図及びFEG-SEM画像の石英カンチレバーの合成および微細加工工程。(a)SOI基質上のSr-シリカ溶液のディップコーティング多層堆積物に続いて、NILプロセス(B,c,d)を用いて膜をナノ構造化する。(e)空気雰囲気中の1000°Cでの試料のアニーリングは、ナノ構造の石英膜の結晶化を可能にする。最後に、ナノ構造の石英カンチレバーは、シリコンマイクロマシニング(f,g,h,i)で製造される。 この図の大きなバージョンを表示するには、ここをクリックしてください。

図2:(a)異なるカンチレバー寸法を有するナノ構造石英ベースチップのSEM画像。(b) 単一のナノ構造の石英カンチレバーのSEM画像(36 μmの大きさ、長さ70μm)。(c) SOI基板上のナノ構造石英膜の断面FEG-SEM画像ナノ構造カンチレバーの(d)2DX線回折パターン。異なるレイヤーとその厚さがディフラクトグラムに示されていることに注意してください。()ナノ構造石英フィルムのFEG-SEMトップ画像(f)単一の石英柱の高解像度のTEM画像。この差し込み値は、電子回折によって解決された柱の単結晶性を示す。(g) α-quartz(100)/Si(100) カンチレバーの2D極図(h) レーザー光が指すマイクロディフラクション測定時のチップ全体の光学画像。光学画像の緑色は光とフォトニック結晶として作用する石英ナノピラーの相互作用によって生成される自然光の回折に対応することに注意してください。(i)石英/Siカンチレバーのロッキング曲線は、(100)石英反射の1.829°のモザイク値を示す。(l)クォーツベースのカンチレバーの低真空下での非接触ビブロメトリー測定による機械的特性解析(大40μm、長さ100μm)は、600 nmの厚いパターン化された石英層で構成される。ナノピラーの直径と分離距離はそれぞれ400nmと1μmで、Siデバイス層の厚さは2μmです。差し込み画像は、カンチレバー振幅と印加AC電圧の線形依存性を示しています。(k,l)ロックインアンプ(LIA)のAC駆動出力をサンプルの上部電極と底部電極に供給し、AFMの光ビーム偏差システムで振動を記録する原子間力顕微鏡測定、すなわち、異なる印加電圧振幅(2~10VAC)に対するLIAの振幅対時間。ナノメートルの片持ち変位と印加されたAC電圧の同様の線形依存性を観察した。この図の大きなバージョンを表示するには、ここをクリックしてください。

提示された方法は、Si.Quartz/Si-MEMS技術でナノ構造の圧電石英マイクロカンチレバーを製造するためのボトムアップアプローチとトップダウンアプローチの組み合わせです。実際、エピタキシャルクォーツ/Si MEMSはCMOS互換プロセスで製造されています。これにより、小型化とコスト効率の良いプロセスを維持しながら、多重周波数デバイス用のシングルチップソリューションの将来の製造を容易にする可能性があります。大きな熱水性結晶の切断と研磨に基づくトップダウン技術であるクォーツデバイスの現在の製造と比較して、プロトコルに記載されている方法は、SOI基板上のかなりの薄い石英層を得ることができ、厚さは200〜1000nmで、正確なナノストラクレーションは、異なる次元と設計の圧電パターンマイクロデバイスを生成することができます。標準法で得られる石英デバイスの寸法は、厚さ10μm以下、直径100μm以下にすることはできず、ほとんどの用途ではSi基板上で接着する必要があります。この機能は、現在のトランスデューサの動作周波数と感度を制限します。

このプロトコルで得られた圧電石英装置は、近い将来、エレクトロニクス、生物学、医学の分野で応用を見いだすことができる。コヒーレントクォーツ/シリコン界面、厚さが1000 nm以下、制御されたナノ構造により、これらのデバイスは、デバイスの機械的品質係数を維持しながら、より高い感度を示すことが期待されます。また、これらのデバイスは、(i)デバイス寸法に依存するMEMS構造の低機械的周波数で(i)と(ii)クォーツの厚さに依存する固有の石英材料周波数、すなわち800nm厚共振器¹⁰の約10GHzの両方で動作することが想定される。良質のカンチレバーを得るために重要な側面は、異なるリソグラフィプロセス中に活性石英層の結晶品質と圧電機能の維持を確保することです。実際、カンチレバーの放出中にHF酸浸潤のリスクを回避するために、ナノ構造石英層の横端を保護するためのリソグラフィステッププロセスが作成されました。その結果、石英/Siカンチレバーは、2D X線マイクロディフラクションおよび非接触振動計測定からの構造的および共振周波数特性によって示されるように、石英の一様なエピタキシャル結晶性および圧電特性を提示する。

著者らは開示するものは何もない。

この研究は、欧州連合(EU)のHorizon 2020研究イノベーションプログラム(No.803004)の下で欧州研究評議会(ERC)によって資金提供されました。