Epitaxial Nanostructured α-Quartz Films on Silicon: From the Material to New Devices

Ces travaux présentent un protocole détaillé pour la microfabrication du porte-à-faux nanostructuré de α quartz sur un substrat technologique silicon-on-isolateur (SOI) à partir de la croissance épitaxique du film de quartz avec la méthode de revêtement de trempette, puis la nanostructuration du film mince par lithographie nanoimprint.

Dans ce travail, nous montrons un itinéraire d’ingénierie détaillé du premier microcantilever épitaxial nanostructurel nanostructurel piezoelectric à base de quartz. Nous expliquerons toutes les étapes du processus à partir du matériau à la fabrication de l’appareil. La croissance épitaxique du film de α quartz sur soi (100) substrat commence par la préparation d’un sol-gel en silice dopé au strontium et se poursuit avec le dépôt de ce gel dans le substrat SOI sous une forme de film mince en utilisant la technique de revêtement dans les conditions atmosphériques à température ambiante. Avant la cristallisation du film gel, la nanostructuration est effectuée sur la surface du film par lithographie nanoimprint (NIL). La croissance du film épitaxique est atteinte à 1000 °C, induisant une cristallisation parfaite du film de gel à motifs. La fabrication de dispositifs en porte-à-faux en cristal de quartz est un processus en quatre étapes basé sur des techniques de microfabrication. Le processus commence par façonner la surface du quartz, puis le dépôt métallique pour les électrodes le suit. Après avoir enlevé le silicone, le porte-à-faux est libéré du substrat SOI éliminant SiO_{2 entre le} silicium et le quartz. Les performances de l’appareil sont analysées par vibromètre laser sans contact (LDV) et microscopie à force atomique (AFM). Parmi les différentes dimensions du porte-à-faux incluses dans la puce fabriquée, le porte-à-faux nanostructuré analysé dans ce travail présentait une dimension de 40 μm de large et 100 μm de long et a été fabriqué avec une couche de quartz à motifs de 600 nm d’épaisseur (diamètre nanopillaire et distance de séparation de 400 nm et 1 μm, respectivement) cultivée épitaxiquement sur un dispositif Si de 2 μm d’épaisseur. La fréquence de résonance mesurée était de 267 kHz et le facteur de qualité estimé, Q, de toute la structure mécanique était Q ~ 398 dans de faibles conditions de vide. Nous avons observé le déplacement linéaire dépendant de la tension du porte-à-faux avec les deux techniques (c.-à-d. mesure de contact d’AFM et LDV). Par conséquent, prouvant que ces dispositifs peuvent être activés par l’effet piezoélectrique indirect.

Les nanomatériaux d’oxyde aux propriétés piézoélectriques sont essentiels à la conception d’appareils tels que les capteurs MEMS ou les micro-récolteurs^{d’énergie ou le stockage 1,2,3}. À mesure que les progrès de la technologie CMOS augmentent, l’intégration monolithique de films et nanostructures piezoélectriques épitaxiques de haute qualité dans le silicium devient un sujet d’intérêt pour développer de nouveaux appareils⁴. En outre, un plus grand contrôle de la miniaturisation de ces dispositifs est nécessaire pour atteindre des performances^{élevées 5,6}. Les nouvelles applications de capteurs en électronique, biologie et médecine sont rendues possibles par les progrès des technologies de micro et de nanofabrication^7,8.

En particulier, α quartz est largement utilisé comme matériau piézoélectrique et présente des caractéristiques exceptionnelles, qui permettent aux utilisateurs de fabriquer pour différentes applications. Bien qu’il ait un faible facteur de couplage électromécanique, ce qui limite sa zone d’application pour la récolte de l’énergie, sa stabilité chimique et son facteur de qualité mécanique élevé en font un bon candidat pour les dispositifs de contrôle des fréquences et les technologies de^{capteurs 9}. Cependant, ces dispositifs ont été micromachined des cristaux simples en vrac de quartz qui ont les caractéristiques désirées pour la fabrication^{d’appareil 10.} L’épaisseur du cristal de quartz doit être configurée de telle sorte que la fréquence de résonance la plus élevée peut être obtenue à partir de l’appareil, de nos jours, l’épaisseur la plus faible réalisable est de 10 μm¹¹. Jusqu’ici, quelques techniques pour micropattern les cristaux en vrac tels que la cage de Faraday angle-gravure^11,lithographie d’interférence de laser^12,et faisceau d’ion focalisé (FIB)¹³ ont été rapportées.

Récemment, l’intégration directe et ascendante de la croissance épitaxique du film de α quartz (100) dans le substrat de silicium (100) a été développée par dépôt de solution chimique (CSD)^14,15. Cette approche a ouvert la porte à surmonter les défis susmentionnés et aussi à développer des dispositifs à base de piézoélectrique pour les futures applications de capteurs. L’adaptation de la structure du film α quartz sur substrat de silicium a été réalisée et il a permis de contrôler la texture, la densité et l’épaisseur du film¹⁶. L’épaisseur du film de α quartz a été étendue de quelques centaines de nanomètres à la gamme de microns, qui sont 10 à 50 fois plus minces que celles obtenues par les technologies descendantes sur le cristal en vrac. L’optimisation des conditions de dépôt, de l’humidité et de la température de dip-enduit a été permise d’atteindre à la fois le film cristallin continu de quartz nanostructuré et un modèle nanoimprimé parfait par une combinaison d’un ensemble de techniques de lithographie descendante^17. Plus précisément, la lithographie à nanoimpression souple (NIL) est un procédé de fabrication et d’équipement à grande échelle à faible coût. L’application de NIL souple, qui combine des approches descendantes et ascendantes, est une clé pour produire des tableaux de nanopillars de quartz épitaxial sur le silicium avec un contrôle précis des diamètres des piliers, de la hauteur et des distances interpillaires. En outre, la fabrication du nanopillar de silice avec la forme contrôlée, le diamètre, et la périnicité sur le verre de borosilicate pour une application biologique a été exécutée personnalisant le NIL doux du film mince épitaxial de quartz^18.

Jusqu’à présent, il n’a pas été possible d’intégrer sur puce des mems nanostructurés α à quartz piezoélectrique. Ici, nous dessinons la voie d’ingénierie détaillée à partir de matériaux à la fabrication d’appareils. Nous expliquons toutes les étapes pour la synthèse des matériaux, nil doux, et la microfabrication de l’appareil pour libérer un porte-à-faux à quartz piezoélectrique sur soi substrat¹⁹ et discuter de sa réponse comme un matériau piézoélectrique avec quelques résultats de caractérisation.

1. Préparation de la solution

1. Préparer une solution contenant de l’orthosilicate tétraéthyle préhydrolysé (TEOS) 18 h avant la production des films de gel dans une hotte de fumée dans laquelle un équilibre de laboratoire et un agitateur magnétique sont placés.
   1. Ajouter 0,7 g d’éther de polyéthylène glycol hexadecyl (Brij-58) et 23,26 g d’éthanol dans une bouteille de 50 ml et fermer le couvercle de la bouteille et remuer jusqu’à ce que le Brij soit complètement dissous.
   2. Ajouter 1,5 g de HCl 35 % dans le flacon à l’étape 1.1.1, le fermer et remuer pendant 20 s.
   3. Ajouter 4,22 g de TEOS à la fiole à l’étape 1.1.2, la fermer et la laisser remuer pendant 18 h.
2. Préparation de 1 M solution aqueuse de Sr^{2+ juste} avant la production des films de gel parce qu’une solution mûrie est susceptible de re-précipiter sous forme de sel de Sr.
   1. Pesez 2,67 g de SrCl₂·6H₂O dans un flacon volumétrique de 10 mL.
   2. Ajouter 10 mL d’eau ultrapure (p. ex., Milli-Q) jusqu’à 10 mL dans le flacon à l’étape 1.2.1 et fermer le flacon avec un bouchon en plastique et secouer délicatement le flacon pour dissoudre le chlorure de strontium.
3. Ajouter 275 μL de la solution aqueuse 1 M de Sr^{2+ dans} la bouteille de 10 mL contenant la solution qui a été préparée à l’étape 1.1 et remuer la solution pendant 10 min.

2. Préparation de modèles de polydimethylsiloxane (PDMS)

1. Préparation de la solution PDMS après l’étape 1.3.
   1. Mélanger 1 partie de l’agent de séchage avec 10 parties de l’élastomer dans un bécher sur la balance. Remuer le mélange à l’aide d’un bâton de verre jusqu’à obtenir une distribution homogène de bulles et l’enlever dans une chambre à vide.
2. Reproduisez le maître du silicium à l’aide de la solution PDMS. Notez que pour ce travail, nous avons utilisé un maître à motifs de silicium composé de piliers avec des diamètres, la hauteur et la distance de séparation de 1 μm.
   1. Mettez le maître de silicium avec la face structurée vers le haut dans une boîte en plastique et remplissez la boîte avec la solution PDMS.
   2. Introduire la boîte en plastique dans le four à 70 °C pendant 2 h pour obtenir un modèle PDMS solide.
   3. Séparez le modèle PDMS et le maître du silicium. Coupez le modèle PDMS à la taille désirée à l’aide d’une lame et gardez-le dans une boîte propre.

3. Dépôt de film de gel sur soi (100) substrats par trempette-revêtement

1. Préparation des substrats
   1. Préparer des substrats de 2 cm x 6 cm en coupant une gaufrette SOI de type P de 2 pouces avec une épaisseur de 2/0,5/0,67 μm (Si/SiO_2/Si)dans une direction parallèle ou perpendiculaire à l’appartement de la gaufrette à l’aide d’une pointe de diamant. Notez que la conductivité de la couche de silicium doit être comprise entre 1 et 10 Ω/cm.
   2. Introduire les substrats dans une solution piranha pendant 20 min afin d’éliminer les résidus possibles de polymère.
   3. Nettoyez avec de l’eau DI, puis avec de l’éthanol, et laissez-les sécher ou utiliser le flux d’azote. Cette étape doit être effectuée juste après l’étape 1.3.
2. Dépôt d’une solution contenant de l’orthosilicate tétraéthyle préhydrlysé (TEOS), du sulfactant Brij-58 et du SrCl₂ 6H₂O.
   1. Afin d’obtenir un film homogène de silice, placez la chambre du dip-coater dans les conditions à l’humidité relative 40% et 25 °C de température.
   2. Placez un bécher de la taille d’environ 5 cm x 1 cm x 8 cm sous le substrat SOI suspendu au bras du dip-coater et établissez une séquence de revêtement de trempette avec une vitesse de 300 mm/min à l’immersion et au retrait. Réglez le temps d’immersion (temps à la position finale) à zéro.
   3. Remplissez le bécher de la solution préparée à l’étape 1.3 et attendez que la température relative de l’humidité devienne stable, c’est-à-dire 40 % et 25 °C, respectivement.
   4. Effectuez un seul enduit de trempette et attendez que le film devienne homogène.
   5. Introduire le substrat SOI dans un four à 450 °C pendant 5 min pour la consilidation du film de gel pour obtenir une épaisseur de 200 nm.
   6. Répétez les étapes 3.2.3 et 3.2.4 deux fois plus pour produire un film d’environ 600 nm d’épaisseur. Pour assurer la stabilité de la solution, un processus de répétition doit être effectué en 1 h.

4. Micro/nanostructuration de surface par lithographie à empreinte douce

1. Préparer les micro/nano structures à la surface du film dans des conditions d’humidité relative de 40% et 25 °C de température.
   1. Répétez l’étape 3.2.3 pour déposer un nouveau film sur le substrat SOI.
   2. Placez le substrat SOI après l’étape 3.2.1 sur une surface plane et placez le moule PDMS préparé à l’étape 2.2 sur le substrat SOI pendant que le sol-gel s’évapore.
   3. Mettre le substrat SOI avec le moule PDMS dans un four à 70 °C pendant 1 min, puis à 140 °C pendant 2 min dans un deuxième four. Ensuite, laissez-le refroidir.
   4. Retirez le moule PDMS pour obtenir un film de gel micro/nanostructuré sur le substrat SOI.
   5. Introduire le substrat SOI dans un four à 450 °C pendant 5 min pour consolider un film de gel micro/nanostructuré d’une hauteur de 600 nm.

5. Cristallisation de film de gel par traitement thermique

1. Traitement thermique des films de gel sur SOI (100).
   1. Programmer le chauffage tubulaire du four de la température ambiante à 1000 °C.
   2. Introduire l’échantillon placé dans un bateau en céramique dans le four à 1000 °C pendant 5 heures. Ne couvrez pas le tube tubulaire pendant tout le traitement thermique afin de saturer le four avec de l’air. Enfin, atteignez la température ambiante en refroidissant le four sans rampe programmée.

6. Conception de la disposition de masque de lithographie

Le masque utilisé dans ce processus est conçu spécifiquement pour une fabrication d’appareil sur le substrat SOI avec quartz nanostructuré épitaxial. Tous les processus de fabrication sont effectués du côté du quartz. Le masque a été conçu d’une manière que la résistance de tonalité négative doit être employée dans chaque étape. Le masque est organisé en quatre étapes différentes comme expliqué ci-dessous.

1. Modeler le quartz pour déterminer la forme du porte-à-faux ainsi que la zone de contact de forme carrée de 30 μm x μm. Par exemple, 40 μm x 100 μm de taille rectangulaire en porte-à-faux sur une surface de 120 μm x 160 μm est protégée par résistance négative et le reste est gravé jusqu’à ce que la couche de silicium.
2. Réalisez les électrodes du haut et du bas. L’électrode supérieure est modelée sur la zone rectangulaire en porte-à-faux et l’électrode inférieure est modelée sur la couche de silicium de 2 μm d’épaisseur sur la zone gravée de 30 μm x 30 μm. La largeur du contact supérieur est 4 μm plus petite que la zone en porte-à-faux à motifs et la taille du contact inférieur est plus grande que la zone gravée de forme carrée de 30 μm x 30 μm à l’étape 1.
3. Étchez toutes les couches de silicium de 2 μm d’épaisseur en 120 μm x 160 μm en forme de U autour du porte-à-faux en forme de rectangle. La zone gravée est à nouveau en forme de U, mais 4 μm plus petit de chaque côté pour protéger la zone en porte-à-faux contre l’attaque HF dans la dernière étape.
4. Relâchez le porte-à-faux avec gravure BOE de SiO₂. La zone protégée en porte-à-faux est 2 μm plus grande que la zone réelle en porte-à-faux. La partie la plus importante est de protéger la surface et les blancs du porte-à-faux.

7. Nettoyage des échantillons de quartz pour le processus de microfabrication en porte-à-faux avec solution piranha

1. Préparer une solution piranha en ajoutant lentement 10 mL de peroxyde d’hydrogène (H₂O₂) en 20 mL d’acide sulfurique (H₂SO₄₎à température ambiante. Ce mélange crée une réaction thermique.
   1. Mettez les échantillons à l’intérieur de cette solution pendant 10 min afin de nettoyer tous les résidus organiques.
   2. Rincer les échantillons à l’eau DI et les sécher avec de l’azote.

8. Étape 1 : Modelage de la forme en porte-à-faux sur le film mince de quartz

1. Le premier processus de lithographie
   1. Rincer les échantillons avec de l’acétone, de l’API, puis souffler l’azote sec.
   2. Mettez les échantillons sur la plaque chaude à 140°C pendant 10 min de déshumidification.
   3. Spin AZ2070 photorésist négatif à une vitesse de 4000 tours pour 30 s.
   4. Mettre les échantillons sur la plaque chaude à softbake à 115 °C pendant 60 s.
   5. Exposez l’échantillon avec une dose de 37,5^mJ.cm-2 UV pour 5 s.
   6. Mettez l’échantillon sur l’assiette chaude pour une cuisson après exposition à 115 °C pendant 60 s.
   7. Développer en MIF 726 développeur pour 100 s à température ambiante, puis rincer à l’eau DI et souffler l’azote sec. L’épaisseur prévue est de 5,5 μm.
   8. Mettez l’échantillon sur la plaque chauffante à 125 °C pendant 10 min pour hardbake la résistance.
2. Gravure ion réactive (RIE) de la couche de quartz
   1. Étch le quartz jusqu’à ce que la couche de silicium en utilisant RIE avec un débit de gaz de 60 sccm CHF₃, 20 sccm_{0 2}, et 10 sccm Ar à 100 W RF puissance.
3. Nettoyage des résidus de résistance
   1. Nettoyer avec du plasma à un débit de 90 sccm 0₂ pendant 5 min.
   2. Si la première étape de nettoyage ne suffit pas, laissez l’échantillon dans le dissolvant PG à 80 °C jusqu’à ce que toutes les résistances soient enlevées.
   3. Ensuite, mettez l’échantillon dans une solution piranha (20 mL d’acide sulfurique H₂SO₄ + 10 mL de peroxyde d’hydrogène H₂O₂) pendant 10 min. Rincez ensuite à l’eau DI et séchez-les avec de l’azote.

9. Étape 2 : Réalisation de l’électrode inférieure et supérieure

1. Le deuxième processus de lithographie
   1. Rincer les échantillons avec de l’acétone, de l’API, puis souffler l’azote sec.
   2. Mettez les échantillons sur la plaque chaude à 140 °C pour 10 min de déshumidification.
   3. Tournez AZ2020 photorésist négatif à une vitesse de 4000 tours pour 30 s.
   4. Mettre l’échantillon sur la plaque chaude à softbake à 115 °C pendant 60 s.
   5. Exposez l’échantillon avec 23,25 mJ.cm^{dose uv de -2} pour 3 s.
   6. Mettez l’échantillon sur l’assiette chaude pour une cuisson après exposition à 115 °C pendant 60 s.
   7. Développer en MIF 726 développeur pour 50 s à température ambiante, puis rincer à l’eau DI et souffler l’azote sec. L’épaisseur prévue est de 1,7 μm.
2. Dépôt métallique pour les électrodes du haut et du bas.
   1. Déposez 50 nm chrome à un taux de 4 A/s et 120 nm platine à 2,5 A/s avec évaporation du faisceau d’électrons à 10^-6 mbar.
3. Décollage en métal
   1. Laissez les échantillons d’abord en acétone, puis en IPA jusqu’à ce que le décollage en métal soit réussi.
   2. Vérifiez l’échantillon à l’aide d’un microscope optique et, si nécessaire, laissez l’échantillon dans le dissolvant PG à 80 °C jusqu’à ce que tous les métaux décollent. Rincez ensuite à l’eau DI et soufflez l’azote sec.
   3. Si l’étape 9.3.2 ne suffit pas, mettez les échantillons dans un nettoyeur ultrasonique en acétone pendant 5 min. Répétez cette opération autant de fois que nécessaire.
   4. Rincer les échantillons avec de l’acétone, de l’API, puis souffler à sec avec de l’azote.

10. Étape 3 : Modelage de l’échantillon pour graver la couche Si(100)

1. Le troisième processus de lithographie
   1. Rincer les échantillons avec de l’acétone, de l’API, puis souffler l’azote sec.
   2. Mettez les échantillons sur la plaque chaude à 140 °C pour 10 min de déshumidification.
   3. Tournez AZ2070 photorésist négatif à une vitesse de 2000 tours pour 30 s.
   4. Mettre l’échantillon sur la plaque chauffante pour le softbake à 115 °C pendant 60 s.
   5. Exposez l’échantillon avec une dose de 37,5^mJ.cm-2 UV pour 5 s.
   6. Mettez l’échantillon sur la plaque chauffante pour une cuisson après exposition à 115 °C pendant 60 s.
   7. Développer en MIF 726 pendant 110 s à température ambiante, puis rincer à l’eau DI et souffler à sec avec de l’azote. L’épaisseur prévue est de 5,9 μm.
   8. Mettez l’échantillon sur la plaque chaude à 125 °C pendant 10 min pour hardbake la résistance.
2. Gravure ion réactive de la couche de silicium
   1. Étch la couche de silicium jusqu’à la couche SiO₂ en utilisant RIE avec un débit de gaz de 60 sccm CHF₃, 20 sccm_{0 2} et 10 sccm Ar à 100W RF puissance.
3. Nettoyage des résidus de résistance
   1. Nettoyez d’abord avec du plasma à un débit de 90 sccm 0₂ pendant 5 min.
   2. Laissez l’échantillon dans le dissolvant PG à 80 °C jusqu’à ce que toutes les résistances soient enlevées. Rincez ensuite à l’eau DI et soufflez l’azote sec.

11. Étape 4 : Libérer le porte-à-faux par gravure chimique humide du SiO₂

1. Le quatrième processus de lithographie
   1. Rincer les échantillons avec de l’acétone, de l’API, puis souffler l’azote sec.
   2. Mettez les échantillons sur la plaque chaude à 140 °C pour 10 min de déshumidification.
   3. Spin AZ2020 photorésist négatif à une vitesse de 2000 tours pour 30 s.
   4. Mettre l’échantillon sur la plaque chauffante pour cuire au four à 115 °C pendant 60 s.
   5. Exposez l’échantillon avec une dose de 37,5^mJ.cm-2 UV pour 5 s.
   6. Mettez l’échantillon sur la plaque chauffante pour une cuisson après exposition à 115 °C pendant 60 s.
   7. Développer en MIF 726 pour 65 s à température ambiante. Rincer à l’eau DI, puis souffler l’azote sec. L’épaisseur prévue est de 2,3 μm.
   8. Mettez l’échantillon sur la plaque chauffante à 125 °C pendant 10 min pour hardbake la résistance.
2. Gravure humide de la couche SiO_{2 avec} gravure tamponnée d’oxyde (BOE)
   1. Mettez boe 7:1 solution dans un récipient à base de polytétrafluoroéthylène (PTFE).
   2. Mettez l’échantillon dans cette solution et laissez-le à température ambiante jusqu’à ce que toutes les couches SiO₂ soient gravées sous le porte-à-faux. Rincez ensuite à l’eau DI et soufflez l’azote sec.
3. Nettoyage des résidus de résistance
   1. Rincer les échantillons avec de l’acétone, de l’API, puis souffler l’azote sec.
   2. Si nécessaire, nettoyez les résidus de résistance avec du plasma à un débit de 90 sccm O₂ pendant 5 min.

Les progrès de la synthèse des matériaux et de la fabrication des dispositifs (voir figure 1)ont été représentés schématiquement en surveillant différentes étapes à l’aide d’images réelles. Après les processus de microfabrication, nous avons observé l’aspect des cantilevers nanostructurés à l’aide des images de microscopie électronique à balayage des émissions sur le terrain (FEG-SEM)(figure 2a-c). La diffraction des micro rayons X 2D contrôlait la cristallinité des différentes couches d’empilage du porte-à-faux (Figure 2d). Nous avons également analysé la cristallisation détaillée des piliers de quartz à l’aide de la technique de diffraction électronique et des images FEG-SEM en mode électrons rétrocédés (Figure 2e-f). Une caractérisation structurale plus profonde d’un seul cantilevers nanostructuré piezoélectrique à base de quartz a été effectuée en enregistrant la figure du pôle et la courbe de basculement, comme le montre la figure 2g-i. La réponse électromécanique des cantilevers piézoélectriques à base de quartz a été détectée à l’aide à la fois (i) d’un vibromètre Laser Doppler (LDV) équipé de laser, photodétecteur et générateur de fréquences (voir figure 2j)et (ii) microscope à force atomique dans lequel la sortie d’entraînement AC d’un amplificateur de verrouillage (LIA) est alimentée aux électrodes supérieure et inférieure du porte-à-faux, tandis que la vibration est enregistrée avec le système de déflexion optique du faisceau de l’AFM (voir figure 2k,l). Notez que le vibromètre a été utilisé en mode déplacement avec une portée de 50 nm/V. Le générateur de fréquence utilisé pour actionner l’inverse-piezoelectricity du porte-à-faux de quartz était un générateur arbitraire de forme d’onde.

Figure 1: Fabrication d’appareils. Schémas généraux et images FEG-SEM des étapes de synthèse et de microfabrication du porte-à-faux quartz. (a) Dip revêtement multicouche dépôt de solution Sr-silice sur substrat SOI est suivie par la nanostructuration du film avec le processus NIL (B,c,d). e) l’annealage de l’échantillon à 1000 °C dans l’atmosphère de l’air permet la cristallisation du film nanostructuré de quartz. Enfin, un porte-à-faux à quartz nanostructuré est fabriqué avec des micromachining desilicium ( f,g,h,i). S’il vous plaît cliquez ici pour voir une version plus grande de ce chiffre.

Figure 2 : ( une) image SEM d’une puce nanostructurée à base de quartz avec différentes dimensions en porte-à-faux. b)Image SEM d’un porte-à-faux à quartz nanostructuré (36 μm de large et 70 μm de long). c)Image transversale FEG-SEM d’un film nanostructuré à quartz sur substrat SOI. d) modèle de diffraction des rayons X 2D du porte-à-faux nanostructuré. Notez que les différentes couches ainsi que leurs épaisseurs sont indiquées dans le diffractogramme. (e) FEG-SEM image supérieure du film nanostructuré de quartz. f) Image TEM à résolution plus élevée d’un seul pilier de quartz. L’encart montre la nature cristalline unique du pilier résolu par la diffraction des électrons. (g) figure de pôle 2D de α-quartz (100)/Si(100) porte-à-faux. (h) Image optique de la puce entière lors des mesures de microdiffraction pointées par un faisceau laser. Notez que la couleur verte de l’image optique correspond à la diffraction de la lumière naturelle produite par l’interaction de la lumière et du nanopillier de quartz qui agissent comme un cristal photonique. (i) Courbe de basculement du quartz/si en porte-à-faux montrant une valeur de mosaïque de 1,829° de la réflexion (100) quartz. l) Caractérisation mécanique par des mesures de vibrométrie sans contact sous vide faibled’unporte-à-faux à base de quartz de 40 μm de large et 100 μm de long composé d’une couche de quartz à motifs de 600 nm d’épaisseur. Le diamètre des nanopillars et la distance de séparation sont de 400 nm et 1 μm, respectivement et l’épaisseur de la couche du dispositif Si est de 2 μm. L’image incrusée montre la dépendance linéaire de l’amplitude en porte-à-faux et de la tension ac appliquée. (k,l) Mesures de microscopie de la force atomique dans lesquelles la sortie d’entraînement AC d’un amplificateur de verrouillage (LIA) est alimentée aux électrodes supérieure et inférieure de l’échantillon, tandis que la vibration est enregistrée avec le système de déflexion optique du faisceau de l’AFM, c’est-à-dire l’amplitude de LIA par rapport au temps pour différentes amplitudes de tension appliquée (de 2 à 10 ACC). Notez que nous avons observé une dépendance linéaire similaire du déplacement en porte-à-faux dans les nanomètres et appliqué la tension ac. S’il vous plaît cliquez ici pour voir une version plus grande de ce chiffre.

La méthode présentée est une combinaison d’approches ascendantes et descendantes pour produire des micro-cantilevers à quartz piezoélectrique nanostructuré sur la technologie Si. Quartz/Si-MEMS offre des avantages majeurs par rapport au quartz en vrac en termes de taille, de consommation d’énergie et de coût d’intégration. En effet, le quartz épitaxique/Si MEMS est produit avec des procédés compatibles CMOS. Cela pourrait faciliter la fabrication future de solutions à puce unique pour les appareils multifréquences tout en préservant la miniaturisation et les processus rentables. Par rapport à la fabrication actuelle d’appareils à quartz, une technologie descendante basée sur la coupe et le polissage de gros cristaux cultivés hydrothermaux, la méthode décrite dans le protocole permet d’obtenir des couches de quartz beaucoup plus minces sur le substrat SOI, avec des épaisseurs comprises entre 200 et 1000 nm et une nanostructuration précise, qui peut générer des micro-dispositifs à motifs piezoélectriques de différentes dimensions et conceptions. Les dimensions des dispositifs de quartz obtenues par méthode standard ne peuvent pas être inférieures à 10 μm d’épaisseur et 100 μm de diamètre et pour la plupart des applications, celles-ci doivent être collées sur des substrats Si. Cette fonctionnalité limite les fréquences de travail et la sensibilité des transducteurs actuels.

Les dispositifs de quartz piezoelectric obtenus avec le protocole pourraient trouver des applications dans un proche avenir dans le domaine de l’électronique, de la biologie, et de la médecine. En raison de son interface cohérente quartz/silicium, d’épaisseurs inférieures à 1000 nm et d’une nanostructuration contrôlée, ces dispositifs devraient présenter des sensibilités plus élevées tout en préservant le facteur de qualité mécanique de l’appareil. En outre, il est prévu que ces dispositifs fonctionneront à la fois (i) à basse fréquence mécanique de la structure MEMS, qui dépend de la dimension de l’appareil, et (ii) à la fréquence intrinsèque des matériaux à quartz, qui dépend de l’épaisseur du quartz, c’est-à-dire environ 10 GHz pour un résonateur de 800 nm d’épaisseur¹⁰. Un aspect clé afin d’obtenir des cantilevers de bonne qualité est d’assurer la préservation de la qualité cristalline et la fonctionnalité piézoélectrique de la couche de quartz actif au cours des différents processus lithographiques. En effet, un processus d’étape lithographique a été créé pour protéger les bords latéraux de la couche nanostructurée de quartz afin d’éviter tout risque d’infiltration d’acide HF lors de la libération du porte-à-faux. Par conséquent, le porte-à-faux quartz/Si présente une cristallinité épitaxique uniforme et des propriétés piezoélectriques du quartz, comme l’indique la caractérisation de la fréquence structurale et de résonance des mesures de microdiffraction des rayons X 2D et des mesures du vibromètre sans contact.

Les auteurs n’ont rien à divulguer.

Ces travaux ont été financés par le Conseil européen de la recherche (CER) dans le cadre du programme de recherche et d’innovation Horizon 2020 de l’Union européenne (n° 803004).