직렬 저항-인덕터(R-L) 회로에서 시간 주기의 시작 부분에서 스위치를 닫으면 3상 단락 회로, 즉 무부하 동기기의 3상이 모두 단락되는 고장 상태가 시뮬레이션됩니다. 고장 임피던스가 없고 초기 전류가 없는 경우 초기 전압은 소스 전압의 위상각에 따라 결정됩니다.
키르히호프의 전압 법칙(KVL)을 사용하여 이 회로를 분석하면 두 가지 주요 구성 요소로 구성된 총 비대칭 고장 전류를 결정하는 데 도움이 됩니다. 대칭 또는 정상 상태 고장 전류라고도 하는 AC 고장 전류는 사인파 패턴을 따릅니다. 반면 DC 오프셋 전류는 시간이 지남에 따라 기하급수적으로 감소하며 감소율은 인덕턴스와 저항의 비율로 정의됩니다. DC 오프셋의 크기는 소스 각도에 따라 달라지며 소스의 특정 위상 각도에서 피크를 이룹니다.
최대 DC 오프셋을 포함한 RMS 비대칭 고장 전류의 계산에는 사이클과 주파수 측면에서 시간 상수와 시간을 표현하는 것이 포함됩니다. 이 RMS 비대칭 전류는 RMS AC 고장 전류에 비대칭 계수를 곱하여 구합니다. 비대칭 계수는 DC 오프셋 전류의 영향을 반영합니다. 시간 상수가 증가함에 따라 RMS 전류는 감소하는데, 이는 전류에 대한 인덕턴스 대 저항 비율의 효과를 보여줍니다. 리액턴스 대 저항 비율이 높을수록 RMS 전류 값이 높아집니다.
이 분석은 전기 회로의 고장 조건을 이해하고 이러한 이벤트를 처리하기 위한 시스템을 설계하는 데 필수적입니다. 고장 전류의 다양한 구성 요소와 회로 매개변수에 대한 종속성을 고려함으로써 엔지니어는 전기 시스템의 고장 효과를 더 잘 예측하고 완화할 수 있습니다. 이러한 지식은 전력 시스템의 신뢰성과 안전성을 보장하는 데 중요합니다.
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