이 작업은 일본 문부과학성(MEXT)의 일본 과학 진흥회(JSPS) KAKENHI(17J10044)의 재정 지원을 받았습니다. 제조 공정은 일본 문부과학성의 "나노기술 플랫폼"(프로젝트 번호 12024046)의 지원을 받았습니다. 저자는 TEM 관찰에 도움을 준 도쿄 대학의 K. Yamashita 씨와 S. Hirata 씨에게 감사의 뜻을 전합니다.

1. 이론적 계산 절차
<ol><li>TD의 궤적을 계산합니다. 계산에서 SEG 마스크가 TDD 감소에 대한 ART 효과를 무시할 수 있을 만큼 얇다고 가정합니다.<ol><li>성장 표면을 결정하고 방정식으로 표현합니다. 예를 들어, 보충 비디오 1a 및 식 (1)에 표시된 대로 시간 진화 매개변수 n = i, SEG Ge 높이(h i) 및 SEG Ge 반지름(r i)을 사용하여 SEG Ge 레이어의 둥근 모양 단면의 시간 진화를 표현합니다. <img alt="Equation 4" src="/files/ftp_upload/58897/58897eq4.jpg" style="opacity: 0.9;"></li>
		<li>성장 표면의 임의 위치에 대한 수직 방향을 결정합니다. 둥근 형상 단면 SEG Ge의 경우, (xi, yi)에서의 법선 선을 보충 비디오 1b에 빨간색 선으로 표시한 바와 같이 <img alt="Equation 7" src="/files/ftp_upload/58897/58897eq7v2.jpg" style="opacity: 0.9;">설명한다. 그런 다음 다음 동시 방정식을 풀어 점 (xi, yi)에서 TD의 가장자리 (xi+1 , yi +1)를 구합니다. <img alt="Equation 10" src="/files/ftp_upload/58897/58897eq10.jpg" style="opacity: 0.9;"></li>
		<li>보충 비디오 1c에 표시된 대로 TD 생성 위치(x 0, 0)에 따라 하나의 TD의 궤적을 계산합니다. 즉, 임의의 TD에 대한 궤적은 전술한 방법에 의해 계산될 수 있다.</li>
		<li>TD가 바닥면으로 침투하여 TDD의 감소에 기여한다고 가정하여 TDD를 계산합니다(즉, SEG Ge 층이 합쳐지는 지점 아래의 TD는 반원통형 공극에 의해 갇히고 상단 표면에 나타나지 않음).</li>
	</ol></li>
</ol>2. 실험적 검증 절차
<ol><li>SEG 마스크 준비<ol><li>SEG 마스크를 제작하기 전에 설계 파일을 준비하여 Ge 성장 영역을 정의합니다. 현재 작업에서는 상용 소프트웨어(예: AutoCAD)를 사용하여 [110] 방향에 정렬된 선과 공간 패턴과 폭 4mm의 사각형 모양의 Si 창 영역을 준비합니다.</li>
		<li>소프트웨어를 사용하여 SEG 마스크(특히 W창 및 W마스크)의 디자인을 결정합니다. W 윈도우는윈도우 폭(Si seed width)이고 W 마스크는 SiO2 마스크 폭이며, SEG Ge 층이 인접한 층들과 합쳐질 수 있도록 한다. 파일 열기를 클릭하여 사각형을 그려 W창과 W마스크를 결정하고 사각형 또는 폴리라인→ 구조→ 결정합니다. 참고: 직사각형의 너비는 W창이 되고 직사각형의 간격은 W마스크가 됩니다. 본 연구에서, W윈도우 및 W마스크 의 최소값은 각각 0.5 μm 및 0.3 μm이며, 이는 채용된 EB 리소그래피 시스템에서의 분해능에 의해 제한된다.</li>
		<li>참고로, 블랭킷 영역으로 간주되는 폭 D의 4mm의 사각형 모양의 Si 창 영역을 그립니다. 사각형 또는 폴리선→ 구조→ 파일 열기 를 클릭하여 사각형 모양의 Si 창을 그립니다. 그림 1 에 표시된 회로도를 사용하여 선 및 공간 패턴과 4mm 정사각형 블랭킷 영역을 준비합니다.</li>
		<li>1-100 Ω∙cm의 저항을 갖는 B 도핑 된 p-Si (001) 기판을 준비한다. 본 연구에서는 4 인치 Si 기판을 사용하십시오. 필요에 따라 피라냐 용액(30% H2O22 mL와 96% H2SO4 80mL의혼합물)으로 기판 표면을 청소합니다.</li>
		<li>튜브 퍼니스의 뚜껑을 열고 유리 막대를 사용하여 퍼니스에 Si 기판을 로드합니다. 본 연구에서는 한 번에 10 개의 Si 기판을 산화시킨다.</li>
		<li>가스 밸브를 열어 건조한 N2 가스를 용광로로 불어넣기 시작합니다. 그런 다음 밸브를 제어하여 가스 유량을 0.5L/m로 설정합니다.</li>
		<li>프로그램을 변경하여 어닐링 온도를 설정합니다. 본 연구에서는 "패턴 단계(모드 2)"를 사용하여 공정 온도를 900°C로 설정합니다. 그런 다음 실행 기능을 눌러 프로그램을 → 실행합니다.</li>
		<li>온도가 900°C에 도달하면 건조 N 2 밸브를 닫고 건조 O 2 밸브(O 2 유량 = 1L/m)를 열고2시간 동안 유지합니다. 알림: 노란색 방에서 2.1.9-2.1.16단계를 수행합니다.</li>
		<li>스핀 코터를 사용하여 산화된 Si 기판을 계면활성제(OAP)로 코팅한 다음 핫플레이트에서 110°C에서 90초 동안 굽습니다.</li>
		<li>계면활성제 코팅 후, 스핀 코터를 이용하여 포토레지스트(예를 들어, ZEP520A)로 Si 기판을 코팅한 후, 핫플레이트 상에서 180°C에서 5분 동안 베이크한다.</li>
		<li>계면활성제와 포토레지스트가 포함된 Si 기판을 전자빔(EB) 라이터에 로드합니다.</li>
		<li>EB 라이터에서 디자인 파일(2.1.2단계에서 준비)을 읽고 작업 파일(WEC 파일)을 만듭니다. WEC 파일에서 선량량을 120μC/cm2 로 설정합니다. 기판 로딩이 완료되면 단일 노출 버튼을 클릭하여 EB 노출 을 수행합니다.</li>
		<li>노출이 끝나면 웨이퍼 운반 → 언로드를 클릭하여 EB 라이터에서 기판을 언로드합니다.</li>
		<li>드래프트 챔버에서 포토레지스트 현상액(ZED)과 현상액용 헹굼(ZMD)을 준비합니다. 노출된 Si 기판을 실온에서 60초 동안 현상액에 담그십시오.</li>
		<li>현상액으로부터 Si 기판을 제거하고,N2 가스로 기판을 건조시킨다.</li>
		<li>현상된 Si 기판을 핫플레이트에 올려 놓고 110°C에서 90초 동안 소성한다.</li>
		<li>EB 노출 및 현상의 결과로 공기에 노출된SiO2 층의 일부를 제거하기 위해 Si 기질을 완충된 불산(BHF-63SE)에 1분 동안 담그십시오.</li>
		<li>유기 포토레지스트 제거제(예를 들어, Hakuri-104)에 15분 동안 침지하여 Si 기판으로부터 포토레지스트를 제거한다.</li>
		<li>Si 기판을 0.5% 희석된 불화수소산에 4분 동안 담그면 윈도우 영역에서 얇은 천연 산화물을 제거하지만SiO2 마스크는 유지합니다. 그런 다음 초고진공 화학 기상 증착(UHV-CVD) 챔버에 로드하여 Ge를 성장시킵니다. 그림 2 는 본 작업에 사용된 UHV-CVD 시스템을 보여줍니다.</li>
	</ol></li>
	<li>에피택셜 Ge 성장<ol><li>SEG 마스크(단계 2.1에서와 같이 제작됨)가 있는 Si 기판을 로드 잠금 챔버에 로드합니다.</li>
		<li>작동 컴퓨터에 표시된 레시피 탭에서 버퍼/주 성장 온도를 설정합니다. SEG Ge 층이 인접한 층과 합쳐지도록 Ge의 주요 성장 기간을 결정합니다. 주요 성장에 대한 지속기간을 결정하기 위해, 평면내/횡방향26에서의 성장을 결정하는 {113}면에서의 Ge의 성장률을 고려한다. 본 연구에서, 주요 성장에 대한 지속 시간을 650°C 및 700°C에 대해 각각 270분 및 150분으로 설정한다.</li>
		<li>메인 창에서 시작을 클릭하면 Si 기판이 자동으로 성장 챔버로 전송됩니다. 참고: 에피택셜 Ge 성장에 대한 프로토콜(단계 2.2.4-2.2.7)이 자동으로 처리됩니다.</li>
		<li>저온(≈380°C)에서 로딩된 Si 기판 상에서 Ge 버퍼를 성장시킨다. Ar중 9%로 희석된 GeH4를 원료 가스로서 사용하고, 완충액 성장 동안 0.5 Pa 동안GeH4 의 분압을 유지한다.</li>
		<li>고온에서 Ge 주층을 성장시킵니다. 주요 성장 동안 0.8 Pa에 대한 GeH4 의 분압을 유지하십시오. 본 연구에서, SEG Ge를 둥근 형상 단면과 {113} 패싯 단면과 비교하기 위해 주 성장 온도에 대해 650 및 700 °C의 두 가지 다른 온도를 사용한다25. 참고: (001) 평면에서 Ge의 성장률은 온도와 무관하게 11.7nm/min이었습니다.</li>
		<li>SEG Ge의 진화와 그 유착을 시각화하기 위해 다른 Si 기판에 10nm 두께의 Si0.3Ge0.7 경계층을 주기적으로 삽입하여 Ge 성장을 수행합니다. Si0.3Ge0.7층은Si2H6및 GeH4 가스를 사용하여 형성되었다. Si0.3Ge0.7층 성장 중에, Si2H6가스의 분압을 0.02Pa로,GeH4가스의 분압을 0.8Pa로 설정한다.</li>
		<li>Si 기판이 성장 챔버에서 로드 잠금 챔버로 자동 이송됨에 따라 로드 잠금 챔버를 환기시키고 Si 기판을 수동으로 언로드합니다.</li>
	</ol></li>
	<li>에칭 피트 밀도(EPD) 측정<ol><li>초음파 세척기를 사용하여 32 mg의 I2 를 67 mL의 CH3COOH에 용해시킨다.</li>
		<li>I2-용해된CH3COOH, 20 mL의HNO3, 및 10 mL의 HF를 혼합한다.</li>
		<li>에칭 피트를 형성하기 위해 Ge 성장 Si 기판을 CH 3COOH / HNO3 / HF / I2 용액에 5-7 초 동안 담그십시오.</li>
		<li>광학 현미경(일반적으로 100x)으로 에칭된 Ge 표면을 관찰하여 에칭된 피트가 성공적으로 형성되었는지 확인합니다.</li>
		<li>원자력 현미경(AFM)을 사용하여 에칭된 피트를 계산합니다. 에칭된 Ge 샘플을 AFM 스테이지에 놓은 다음 자동 접근을 클릭하여 프로브에 접근합니다.</li>
		<li>AFM과 통합된 광학 현미경을 사용하여 관찰 영역을 결정하고 5개의 서로 다른 10μm x 10μm 영역을 스캔합니다. 진폭 감쇠 계수는 자동으로 결정됩니다.</li>
	</ol></li>
	<li>TEM 관찰<ol><li>집속 된 Ge 이온 빔 (FIB 마이크로 샘플링 방법)을 사용하여 유착 / 블랭킷 Ge 층에서 TEM 표본을 채취합니다 (27).</li>
		<li>Ar 이온을 사용하여 이온 밀링 시스템에서 TEM 시편을 연마합니다. 현재 작업에서는 단면 관찰을 위해 TEM 표본을 [110] 방향으로 150-500nm로, 평면도 관찰을 위해 [001] 방향으로 200nm가 되도록 얇게 만듭니다.</li>
		<li>평면도 TEM 시편의 경우 Ge 층의 상단 표면을 비정질 층으로 보호한 다음 Ge 층의 하단(기판) 쪽에서 얇게 만듭니다.</li>
		<li>200kV의 가속 전압에서 TEM 관찰을 수행합니다. 두꺼운(500nm) TEM 표본을 관찰하기 위해 단면 명시야 스캐닝 TEM(STEM) 관찰을 수행합니다.</li>
		<li>Si0.3Ge 0.7경계층이 있는 유착 Ge의 경우 200kV의 가속 전압에서 단면 고각 환형 암시야(HAADF) STEM 관찰을 수행합니다.</li>
	</ol></li>
</ol>

저자는 공개 할 것이 없습니다.

본 연구에서, 4 x 107/cm2 의 TDD를 실험적으로 나타내었다. 추가 TDD 감소를 위해 프로토콜 내에는 주로 SEG 마스크 준비 및 에피택셜 Ge 성장의 2가지 중요한 단계가 있습니다.
그림 4에 표시된 모델은 APR, W창 / (W창 + W마스크)가 0.1만큼 작을 때 유착 된 Ge에서 TDD가 107 / cm2보다 낮게 감소 될 수 있음을 나타냅니다. TDD를 추가로 줄이려면 APR이 더 작은 SEG 마스크를 준비해야 합니다. 단계 2.1.2에서 언급한 바와 같이, W윈도우 및 W마스크의 최소값은 각각 0.5 μm 및 0.3 μm이며, 이는 채용된 EB 리소그래피 시스템에서의 분해능에 의해 제한된다. APR을 감소시키는 한 가지 간단한 방법은 리소그래피 및 에칭 공정을 수정하는 것입니다(예: 다른 포토레지스트 사용, 더 나은 리소그래피 시스템 사용, 더 얕은 BHF 에칭으로 더 얇은SiO2 층 사용 등). 성숙한 리소그래피 및 에칭 공정은 100nm보다 좁은 SEG 마스크를 가능하게 합니다. 본 연구에서, 평평한 상부 표면을 갖는 유착된 Ge는 W마스크≤1 μm를 얻었다. 따라서 100nm의 W윈도우와 900nm의 W마스크(APR = 0.1)는 현재 성장 조건에서 평평한 상단 표면을 가진 유착된 Ge를 제공합니다.
또한 SEG 마스크 준비를 수정하면 SEG 마스크의 가장자리 기복이 줄어들어 Ge SEG 레이어 사이의 방향 잘못 전환이 억제됩니다. SEG Ge 층이 합쳐질 때 TD 생성(그림 11)은 SEG 마스크 준비의 변형으로 인해 억제됩니다.
계산 결과(그림 3)에서 알 수 있듯이 TDD를 감소시키기 위해서는 SiO2 상의 Ge 성장 억제가 필요합니다. SiO2 상의 Ge 성장의 억제는 Ge 성장 단계의 변형(즉, 성장 온도의 상승, SEG 마스크의 회전,H2 가스의 도입 및 GeH4 가스의 압력 감소(44,45))에 의해 야기된다.
본 연구에서 제안/검증된 TDD 환원 방법은 Ge 광자 소자에 대한 적용 측면에서 기존 방법보다 우수하다(즉, TDD는 열 어닐링이나 두꺼운 버퍼층 없이 감소됨). 최대 공정 온도는 성장 온도인 700°C이고, 공극의 높이는 ≈150nm였다. 기존 방법과 비교하여 최대 온도는 어닐링 온도(일반적으로 900°C)7보다 낮고 공극의 높이는 SiGe 등급 버퍼 층(일반적으로 수 μm)보다 얕습니다.10, ART용SiO2 트렌치(일반적으로 0.5-1μm)13 및 Si 기둥(일반적으로 ≈5μm)18의 Ge 성장을 위한 버퍼층. 기존/제시된 방법의 비교는 표 1에 요약되어 있습니다.
일반적인 Ge 광자 장치(≈100μm2)의 풋프린트를 고려할 때, TDD가 106/cm2보다 낮고 TD < 1/장치가 최종 목표가 될 것입니다. 이 방법에 대한 TDD의 이론적 한계는 0이므로 106/cm2보다 낮은 TDD는 잠재적으로 달성 가능합니다. 목표를 향해 보다 최적화된 리소그래피 및 에칭을 조사할 것입니다.

Epitaxial Ge on Si는 광통신 범위 (1.3-1.6 μm)에서 빛을 감지 / 방출 할 수 있고 Si CMOS (Complementary Metal Oxide Semiconductor) 처리 기술과 호환되기 때문에 능동적 인 광자 소자 플랫폼으로 상당한 관심을 끌었습니다. 그러나, Ge와 Si 사이의 격자 불일치가 4.2 %만큼 크기 때문에, 스레딩 전위 (TDs)는 ~ 109 / cm2의 밀도로 Si의 Ge 에피 택셜 층에 형성된다. TD는 Ge 광검출기(PD) 및 변조기(MOD)에서 캐리어 생성 센터로 작동하고 레이저 다이오드(LD)에서 캐리어 재결합 센터로 작동하기 때문에 Ge 광자 장치의 성능이 TD에 의해 저하됩니다. 차례로, 그들은 PD와 MOD들 1,2,3에서 역 누설 전류(J누설)를 증가시킬 것이고, LD들 4,5,6에서 임계 전류(Jth)를 증가시킬 것이다.
Si 상의 Ge에서 TD 밀도(TDD)를 감소시키기 위한 다양한 시도가 보고되었다(보충 그림 1). 열 어닐링은 TD의 움직임을 자극하여 TDD를 일반적으로 2 x 107/cm2로 감소시킵니다. 단점은 Si와 Ge의 혼성 및 인 7,8,9와 같은 Ge의 도펀트의 아웃 확산 가능성이다 (보충 그림 1a). SiGe 등급 버퍼층(10,11,12)은 임계 두께를 증가시키고 TD의 생성을 억제하여 TDD를 감소시키며, 일반적으로 2 x 10 6/cm2로 감소시킨다. 여기서 단점은 두꺼운 버퍼가 Ge 장치와 그 아래의 Si 도파관 사이의 광 결합 효율을 감소시킨다는 것입니다(보충 그림 1b). 종횡비 트래핑(ART)13,14,15는 선택적 에피택셜 성장(SEG) 방법이며 두꺼운 SiO2 트렌치의 측벽에 TD를 트래핑하여 TD를 감소시킵니다(일반적으로 <1 x 10 6/cm2). ART 방법은 두꺼운 SiO 2 마스크를 사용하여 SiO2 마스크에 비해 Ge의 TDD를 감소시키는데, 이는 Si보다 훨씬 위에 위치하며 동일한 단점을 가지고 있습니다 (보충 그림 1b, 1c). Si 필라 시드에서의 Ge 성장 및 어닐링 16,17,18은 ART 방법과 유사하며, <1 x 10 5/cm2의 높은 종횡비 Ge 성장에 의한 TD 트래핑을 가능하게 합니다. 그러나, Ge 유착을 위한 고온 어닐링은 보충도 1a-c(보충도 1d)에서 동일한 단점을 갖는다.
상술한 방법들의 단점이 없는 Si 상에서 낮은 TDD Ge 에피택셜 성장을 달성하기 위해, 본 발명자들은 SEG Ge 성장 7,15,21,22,23에서 지금까지 보고된 다음의 두 가지 주요 관찰에 기초하여 유착 유도 TDD 감소 19,20을 제안하였다 : 1) TD는 성장 표면에 수직으로 구부러져 (단면 투과 전자 현미경 (TEM)으로 관찰), 2) SEG Ge 층의 합체로 인해 SiO2 마스크 위에 반원통형 공극이 형성됩니다.
우리는 TD가 성장 표면의 이미지 힘으로 인해 구부러져 있다고 가정했습니다. Si 상의 Ge의 경우, 이미지 힘은 자유 표면으로부터 1nm 떨어진 거리에서 나사 전위 및 에지 전위에 대해 각각 1.38GPa 및 1.86GPa 전단 응력을 생성한다(19). 계산된 전단 응력은 Ge24에서 60° 전위에 대해 보고된 0.5GPa의 Peierls 응력보다 훨씬 큽니다. 이 계산은 정량적으로 GE SEG 층의 TDD 감소를 예측하며 SEG Ge 성장과 잘 일치한다19. TD의 TEM 관찰은 Si20에서 제시된 SEG Ge 성장에서 TD 거동을 이해하기 위해 수행됩니다. 이미지 힘에 의한 TDD 감소는 열 어닐링 또는 두꺼운 버퍼 층이 없으므로 광자 장치 애플리케이션에 더 적합합니다.
이 기사에서는 제안된 TDD 감소 방법에 사용된 이론적 계산 및 실험적 검증을 위한 특정 방법을 설명합니다.

<table><tbody><tr><td>AFM</td><td>SII NanoTechnology</td><td>SPI-3800N</td><td></td></tr><tr><td>BHF</td><td>DAIKIN</td><td>BHF-63U</td><td></td></tr><tr><td>CAD design</td><td>AUTODESK</td><td>AutoCAD 2013</td><td>Software</td></tr><tr><td>CH&lt;sub&gt;3&lt;/sub&gt;COOH</td><td>Kanto-Kagaku</td><td>Acetic Acid</td><td>for Electronics</td></tr><tr><td>CVD</td><td>Canon ANELVA</td><td>I-2100 SRE</td><td></td></tr><tr><td>Developer</td><td>ZEON</td><td>ZED</td><td></td></tr><tr><td>Developer rinse</td><td>ZEON</td><td>ZMD</td><td></td></tr><tr><td>EB writer</td><td>ADVANTEST</td><td>F5112+VD01</td><td></td></tr><tr><td>Furnace</td><td>Koyo Thermo System</td><td>KTF-050N-PA</td><td></td></tr><tr><td>HF, 0.5 %</td><td>Kanto-Kagaku</td><td>0.5 % HF</td><td></td></tr><tr><td>HF, 50 %</td><td>Kanto-Kagaku</td><td>50 % HF</td><td></td></tr><tr><td>HNO&lt;sub&gt;3&lt;/sub&gt;, 61 %</td><td>Kanto-Kagaku</td><td>HNO3 1.38</td><td>for Electronics</td></tr><tr><td>I&lt;sub&gt;2&lt;/sub&gt;</td><td>Kanto-Kagaku</td><td>Iodine 100g</td><td></td></tr><tr><td>Photoresist</td><td>ZEON</td><td>ZEP520A</td><td></td></tr><tr><td>Photoresist remover</td><td>Tokyo Ohka</td><td>Hakuri-104</td><td></td></tr><tr><td>Surfactant</td><td>Tokyo Ohka</td><td>OAP</td><td></td></tr><tr><td>TEM</td><td>JEOL</td><td>JEM-2010HC</td><td></td></tr></tbody></table>

theoretical calculation and experimental verification for dislocation reduction in germanium epitaxial layers with semicylindrical voids on silicon

실리콘(Si)의 에피택셜 게르마늄(Ge)에서 스레딩 전위 밀도(TDD)의 감소는 모놀리식 집적 포토닉스 회로를 실현하기 위한 가장 중요한 과제 중 하나였습니다. 본 논문은 TDD 감소를 위한 새로운 모델의 이론적 계산 및 실험적 검증 방법을 설명합니다. 이론적 계산 방법은 전위 이미지 힘 측면에서 선택적 에피택셜 성장(SEG)의 TD와 비평면 성장 표면의 상호 작용을 기반으로 하는 스레딩 전위(TD)의 굽힘을 설명합니다. 계산에 따르면 SiO2 마스크에 공극이 존재하면 TDD를 줄이는 데 도움이됩니다. 실험적 검증은 초고진공 화학 기상 증착 방법과 에칭 및 단면 투과 전자 현미경(TEM)을 통해 성장한 Ge의 TD 관찰을 사용하여 게르마늄(Ge) SEG로 설명됩니다. TDD 감소는SiO2 SEG 마스크 및 성장 온도에 대한 반원통형 공극의 존재 때문일 것이라고 강력히 제안된다. 실험적 검증을 위해, 반원통형 공극을 갖는 에피택셜 Ge 층은 Ge 층의 SEG와 그 합체의 결과로 형성된다. 실험적으로 획득된 TDD는 이론적 모델에 기초하여 계산된 TDD를 재현한다. 단면 TEM 관찰은 TD의 종단과 생성이 모두 반원통형 공극에서 발생한다는 것을 보여줍니다. 평면도 TEM 관찰은 반원통형 공극이 있는 Ge에서 TD의 고유한 거동을 보여줍니다(즉, TD는 SEG 마스크 및 Si 기판과 평행하게 구부러짐).

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Theoretical Calculation and Experimental Verification for Dislocation Reduction in Germanium Epitaxial Layers with Semicylindrical Voids on Silicon

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층에서 나사산 전위(TD) 밀도를 줄이기 위해 이론적 계산 및 실험적 검증이 제안됩니다. 이미지 힘을 통한 TD와 표면의 상호 작용, TD 측정 및 TD의 투과 전자 현미경 관찰을 기반으로 한 계산이 제공됩니다.

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증

Reduction of threading dislocation density (TDD) in epitaxial germanium (Ge) on silicon (Si) has been one of the most important challenges for the ...

theoretical-calculation-experimental-verification-for-dislocation

Nanyang Technological University

Research

JoVE Journal

Engineering

2.1K 조회수.  The University of Tokyo. 실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층에서 나사산 전위(TD) 밀도를 줄이기 위해 이론적 계산 및 실험적 검증이 제안됩니다. 이미지 힘을 통한 TD와 표면의 상호 작용, TD 측정 및 TD의 투과 전자 현미경 관찰을 기반으로 한 계산이 제공됩니다. 

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Fabrication of Uniform Nanoscale Cavities via Silicon Direct Wafer Bonding

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned and bonded silicon wafers. Unlike confinements in porous materials often used for these types of experiments3, bonded wafers provide predesigned uniform spaces for confinement. The geometry of each cell is well known, which removes a large source of ambiguity in the interpretation of data.
Exceptionally flat, 5 cm diameter, 375 &#181;m thick Si wafers with about 1 &#181;m variation over the entire wafer can be obtained commercially (from Semiconductor Processing Company, for example). Thermal oxide is grown on the wafers to define the confinement dimension in the z-direction. A pattern is then etched in the oxide using lithographic techniques so as to create a desired enclosure upon bonding. A hole is drilled in one of the wafers (the top) to allow for the introduction of the liquid to be measured. The wafers are cleaned2 in RCA solutions and then put in a microclean chamber where they are rinsed with deionized water4. The wafers are bonded at RT and then annealed at ~1,100 &#176;C. This forms a strong and permanent bond. This process can be used to make uniform enclosures for measuring thermal and hydrodynamic properties of confined liquids from the nanometer to the micrometer scale.

A method for permanently bonding two silicon wafers so as to realize a uniform enclosure is described. This includes wafer preparation, cleaning, RT bonding, and annealing processes. The resulting bonded wafers (cells) have uniformity of enclosure ~1%1,2. The resulting geometry allows for measurements of confined liquids and gasses.

실리콘 다이렉트 웨이퍼 본딩을 통한 균일한 나노스케일 캐비티 제조

Measurements of the heat capacity and superfluid fraction of confined 4He have been performed near the lambda transition using lithographically patterned ...

연구

공학

Electron Channeling Contrast Imaging for Rapid III-V Heteroepitaxial Characterization

Misfit dislocations in heteroepitaxial layers of GaP grown on Si(001) substrates are characterized through use of electron channeling contrast imaging (ECCI) in a scanning electron microscope (SEM). ECCI allows for imaging of defects and crystallographic features under specific diffraction conditions, similar to that possible via plan-view transmission electron microscopy (PV-TEM). A particular advantage of the ECCI technique is that it requires little to no sample preparation, and indeed can use large area, as-produced samples, making it a considerably higher throughput characterization method than TEM. Similar to TEM, different diffraction conditions can be obtained with ECCI by tilting and rotating the sample in the SEM. This capability enables the selective imaging of specific defects, such as misfit dislocations at the GaP/Si interface, with high contrast levels, which are determined by the standard invisibility criteria. An example application of this technique is described wherein ECCI imaging is used to determine the critical thickness for dislocation nucleation for GaP-on-Si by imaging a range of samples with various GaP epilayer thicknesses. Examples of ECCI micrographs of additional defect types, including threading dislocations and a stacking fault, are provided as demonstration of its broad, TEM-like applicability. Ultimately, the combination of TEM-like capabilities &#8211; high spatial resolution and richness of microstructural data &#8211; with the convenience and speed of SEM, position ECCI as a powerful tool for the rapid characterization of crystalline materials.

The use of electron channeling contrast imaging in a scanning electron microscope to characterize defects in III-V/Si heteroexpitaxial thin films is described. This method yields similar results to plan-view transmission electron microscopy, but in significantly less time due to lack of required sample preparation.

빠른 III-V 족 이종 특성에 대한 전자 채널링 대비 이미징

Misfit dislocations in heteroepitaxial layers of GaP grown on Si(001) substrates are characterized through use of electron channeling contrast imaging ...

Light Enhanced Hydrofluoric Acid Passivation: A Sensitive Technique for Detecting Bulk Silicon Defects

A procedure to measure the bulk lifetime (&#62;100 &#181;sec) of silicon wafers by temporarily attaining a very high level of surface passivation when immersing the wafers in hydrofluoric acid (HF) is presented. By this procedure three critical steps are required to attain the bulk lifetime. Firstly, prior to immersing silicon wafers into HF, they are chemically cleaned and subsequently etched in 25% tetramethylammonium hydroxide. Secondly, the chemically treated wafers are then placed into a large plastic container filled with a mixture of HF and hydrochloric acid, and then centered over an inductive coil for photoconductance (PC) measurements. Thirdly, to inhibit surface recombination and measure the bulk lifetime, the wafers are illuminated at 0.2 suns for 1 min&#160;using a halogen lamp, the illumination is switched off, and a PC measurement is immediately taken. By this procedure, the characteristics of bulk silicon defects can be accurately determined. Furthermore, it is anticipated that a sensitive RT surface passivation technique will be imperative for examining bulk silicon defects when their concentration is low (&#60;1012 cm-3).

A RT liquid surface passivation technique to investigate the recombination activity of bulk silicon defects is described. For the technique to be successful, three critical steps are required: (i) chemical cleaning and etching of silicon, (ii) immersion of silicon in 15% hydrofluoric acid and (iii) illumination for 1 min.

향상된 광 불산 패시베이션 : 벌크 실리콘 결함을 검출하기위한 민감한 기술

A procedure to measure the bulk lifetime (&#62;100 &#181;sec) of silicon wafers by temporarily attaining a very high level of surface passivation when ...

Epitaxial Growth of Perovskite Strontium Titanate on Germanium via Atomic Layer Deposition

Atomic layer deposition (ALD) is a commercially utilized deposition method for electronic materials. ALD growth of thin films offers thickness control and conformality by taking advantage of self-limiting reactions between vapor-phase precursors and the growing film. Perovskite oxides present potential for next-generation electronic materials, but to-date have mostly been deposited by physical methods. This work outlines a method for depositing SrTiO3 (STO) on germanium using ALD. Germanium has higher carrier mobilities than silicon and therefore offers an alternative semiconductor material with faster device operation. This method takes advantage of the instability of germanium's native oxide by using thermal deoxidation to clean and reconstruct the Ge (001) surface to the 2&#215;1 structure. 2-nm thick, amorphous STO is then deposited by ALD. The STO film is annealed under ultra-high vacuum and crystallizes on the reconstructed Ge surface. Reflection high-energy electron diffraction (RHEED) is used during this annealing step to monitor the STO crystallization. The thin, crystalline layer of STO acts as a template for subsequent growth of STO that is crystalline as-grown, as confirmed by RHEED. In situ X-ray photoelectron spectroscopy is used to verify film stoichiometry before and after the annealing step, as well as after subsequent STO growth. This procedure provides framework for additional perovskite oxides to be deposited on semiconductors via chemical methods in addition to the integration of more sophisticated heterostructures already achievable by physical methods.

This work details the procedures for the growth and characterization of crystalline SrTiO3 directly on germanium substrates by atomic layer deposition. The procedure illustrates the ability of an all-chemical growth method to integrate oxides monolithically onto semiconductors for metal-oxide semiconductor devices.

원자 층 증착을 통해 게르마늄에 페 로브 스카이 스트론튬 티탄의 에피 택셜 성장

Atomic layer deposition (ALD) is a commercially utilized deposition method for electronic materials. ALD growth of thin films offers thickness control and ...

화학

Comprehensive Characterization of Extended Defects in Semiconductor Materials by a Scanning Electron Microscope

Extended defects such as dislocations and grain boundaries have a strong influence on the performance of microelectronic devices and on other applications of semiconductor materials. However, it is still under debate how the defect structure determines the band structure, and therefore, the recombination behavior of electron-hole pairs responsible for the optical and electrical properties of the extended defects. The present paper is a survey of procedures for the spatially resolved investigation of structural and of physical properties of extended defects in semiconductor materials with a scanning electron microscope (SEM). Representative examples are given for crystalline silicon. The luminescence behavior of extended defects can be investigated by cathodoluminescence (CL) measurements. They are particularly valuable because spectrally and spatially resolved information can be obtained simultaneously. For silicon, with an indirect electronic band structure, CL measurements should be carried out at low temperatures down to 5 K due to the low fraction of radiative recombination processes in comparison to non-radiative transitions at room temperature. For the study of the electrical properties of extended defects, the electron beam induced current (EBIC) technique can be applied. The EBIC image reflects the local distribution of defects due to the increased charge-carrier recombination in their vicinity. The procedure for EBIC investigations is described for measurements at room temperature and at low temperatures. Internal strain fields arising from extended defects can be determined quantitatively by cross-correlation electron backscatter diffraction (ccEBSD). This method is challenging because of the necessary preparation of the sample surface and because of the quality of the diffraction patterns which are recorded during the mapping of the sample. The spatial resolution of the three experimental techniques is compared.

The optical, electrical, and structural properties of dislocations and of grain boundaries in semiconductor materials can be determined by experiments performed in a scanning electron microscope. Electron microscopy has been used to investigate cathodoluminescence, electron beam induced current, and diffraction of backscattered electrons.

Extended defects such as dislocations and grain boundaries have a strong influence on the performance of microelectronic devices and on other applications ...

Probing C84-embedded Si Substrate Using Scanning Probe Microscopy and Molecular Dynamics

This paper reports an array-designed C84-embedded Si substrate fabricated using a controlled self-assembly method in an ultra-high vacuum chamber. The characteristics of the C84-embedded Si surface, such as atomic resolution topography, local electronic density of states, band gap energy, field emission properties, nanomechanical stiffness, and surface magnetism, were examined using a variety of surface analysis techniques under ultra, high vacuum (UHV) conditions as well as in an atmospheric system. Experimental results demonstrate the high uniformity of the C84-embedded Si surface fabricated using a controlled self-assembly nanotechnology mechanism, represents an important development in the application of field emission display (FED), optoelectronic device fabrication, MEMS cutting tools, and in efforts to find a suitable replacement for carbide semiconductors. Molecular dynamics (MD) method with semi-empirical potential can be used to study the nanoindentation of C84-embedded Si substrate. A detailed description for performing MD simulation is presented here. Details for a comprehensive study on mechanical analysis of MD simulation such as indentation force, Young&#39;s modulus, surface stiffness, atomic stress, and atomic strain are included. The atomic stress and von-Mises strain distributions of the indentation model can be calculated to monitor deformation mechanism with time evaluation in atomistic level.

Probing C84-embedded Si Substrate Using Scanning Probe Microscopy and Molecular Dynamics

This paper reports the nanomaterial fabrication of a fullerene Si substrate inspected and verified by nanomeasurements and molecular dynamic simulation.

C 프로빙<sub&gt; (84)</sub&gt;은 스캐닝 프로브 현미경 및 분자 역학을 사용하여 실리콘 기판을 - 임베디드

This paper reports an array-designed C84-embedded Si substrate fabricated using a controlled self-assembly method in an ultra-high vacuum chamber. The ...

A Novel Method for In Situ Electromechanical Characterization of Nanoscale Specimens

Electrically assisted deformation (EAD) is increasingly being used to improve the formability of metals during processes such as sheet metal rolling and forging. Adoption of this technique is proceeding despite disagreement concerning the underlying mechanism responsible for EAD. The experimental procedure described herein enables a more explicit study compared to previous EAD research by removing thermal effects, which are responsible for disagreement in interpreting previous EAD results. Furthermore, as the procedure described here enables EAD observation in situ and in real time in a transmission electron microscope (TEM), it is superior to existing post-mortem methods that observe EAD effects post-test. Test samples consist of a single crystal copper (SCC) foil having a free-standing tensile test section of nanoscale thickness, fabricated using a combination of laser and ion beam milling. The SCC is mounted to an etched silicon base that provides mechanical support and electrical isolation while serving as a heat sink. Using this geometry, even at high current density (~3,500 A/mm2), the test section experiences a negligible temperature increase (&#60;0.02 &#176;C), thus eliminating Joule heating effects. Monitoring material deformation and identifying the corresponding changes to microstructures, e.g. dislocations, are accomplished by acquiring and analyzing a series of TEM images. Our sample preparation and in situ experiment procedures are robust and versatile as they can be readily utilized to test materials with different microstructures, e.g., single and polycrystalline copper.

A Novel Method for In Situ Electromechanical Characterization of Nanoscale Specimens

Isolating electrical and thermal effects on electrically assisted deformation (EAD) is very difficult using macroscopic samples. Metallic sample micro- and nanostructures together with a custom test procedure have been developed to evaluate the impact of applied current on the formation without joule heating and evolution of dislocations on these samples.

에 대한 소설 방법<em&gt; 현장에서</em&gt; 나노 크기 시편의 전자 기계적 특성 분석

Electrically assisted deformation (EAD) is increasingly being used to improve the formability of metals during processes such as sheet metal rolling and ...

Scalable Quantum Integrated Circuits on Superconducting Two-Dimensional Electron Gas Platform

To form a coherent quantum transport in hybrid superconductor-semiconductor (S-Sm) junctions, the formation of a homogeneous and barrier-free interface between two different materials is necessary. The S-Sm junction with high interface transparency will then facilitate the observation of the induced hard superconducting gap, which is the key requirement to access the topological phases (TPs) and observation of exotic quasiparticles such as Majorana zero modes (MZM) in hybrid systems. A material platform that can support observation of TPs and allows the realization of complex and branched geometries is therefore highly demanding in quantum processing and computing science and technology. Here, we introduce a two-dimensional material system and study the proximity induced superconductivity in semiconducting two-dimensional electron gas (2DEG) that is the basis of a hybrid quantum integrated circuit (QIC). The 2DEG is a 30 nm thick In0.75Ga0.25As quantum well that is buried between two In0.75Al0.25As barriers in a heterostructure. Niobium (Nb) films are used as the superconducting electrodes to form Nb- In0.75Ga0.25As -Nb Josephson junctions (JJs) that are symmetric, planar and ballistic. Two different approaches were used to form the JJs and QICs. The long junctions were fabricated photolithographically, but e-beam lithography was used for short junctions&#8217; fabrication. The coherent quantum transport measurements as a function of temperature in the presence/absence of magnetic field B are discussed. In both device fabrication approaches, the proximity induced superconducting properties were observed in the In0.75Ga0.25As 2DEG. It was found that e-beam lithographically patterned JJs of shorter lengths result in observation of induced superconducting gap at much higher temperature ranges. The results that are reproducible and clean suggesting that the hybrid 2D JJs and QICs based on In0.75Ga0.25As quantum wells could be a promising material platform to realize the real complex and scalable electronic and photonic quantum circuitry and devices.

Quantum integrated circuits (QICs) consisting of array of planar and ballistic Josephson junctions (JJs) based on In0.75Ga0.25As two-dimensional electron gas (2DEG) is demonstrated. Two different methods for fabrication of the two-dimensional (2D) JJs and QICs are discussed followed by the demonstration of quantum transport measurements in sub-Kelvin temperatures.

To form a coherent quantum transport in hybrid superconductor-semiconductor (S-Sm) junctions, the formation of a homogeneous and barrier-free interface ...

Developing High Performance GaP/Si Heterojunction Solar Cells

To improve the efficiency of Si-based solar cells beyond their Shockley-Queisser limit, the optimal path is to integrate them with III-V-based solar cells. In this work, we present high performance GaP/Si heterojunction solar cells with a high Si minority-carrier lifetime and high crystal quality of epitaxial GaP layers. It is shown that by applying phosphorus (P)-diffusion layers into the Si substrate and a SiNx layer, the Si minority-carrier lifetime can be well-maintained during the GaP growth in the molecular beam epitaxy (MBE). By controlling the growth conditions, the high crystal quality of GaP was grown on the P-rich Si surface. The film quality is characterized by atomic force microscopy and high-resolution x-ray diffraction. In addition, MoOx was implemented as a hole-selective contact that led to a significant increase in the short-circuit current density. The achieved high device performance of the GaP/Si heterojunction solar cells establishes a path for further enhancement of the performance of Si-based photovoltaic devices.

Here, we present a protocol to develop high-performance GaP/Si heterojunction solar cells with a high Si minority-carrier lifetime.

높은 성능 격차/Si Heterojunction 태양 전지 개발

To improve the efficiency of Si-based solar cells beyond their Shockley-Queisser limit, the optimal path is to integrate them with III-V-based solar ...

3D Depth Profile Reconstruction of Segregated Impurities Using Secondary Ion Mass Spectrometry

The presented protocol combines excellent detection limits (1 ppm to 1 ppb) using secondary ion mass spectrometry (SIMS) with reasonable spatial resolution (~1 &#181;m). Furthermore, it describes how to obtain realistic three-dimensional (3D) distributions of segregated impurities/dopants in solid state materials. Direct 3D depth profile reconstruction is often difficult to achieve due to SIMS-related measurement artifacts. Presented here is a method to identify and solve this challenge. Three major issues are discussed, including the i) nonuniformity of the detector being compensated by flat-field correction; ii) vacuum background contribution (parasitic oxygen counts from residual gases present in the analysis chamber) being estimated and subtracted; and iii)&#160;performance of all steps within a stable timespan of the primary ion source. Wet chemical etching is used to reveal the position and types of dislocation in a material, then the SIMS result is superimposed on images obtained via scanning electron microscopy (SEM). Thus, the position of agglomerated impurities can be related to the position of certain defects. The method is fast and does not require sophisticated sample preparation stage; however, it requires a high-quality, stable ion source, and the entire measurement must be performed quickly to avoid deterioration of the primary beam parameters.

The presented method describes how to identify and solve measurement artifacts related to secondary ion mass spectrometry as well as obtain realistic 3D distributions of impurities/dopants in solid state materials.

실리콘에 반원통형 공극이 있는 게르마늄 에피택셜 층의 전위 감소에 대한 이론적 계산 및 실험적 검증

요약

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